Distributed clock generator for synchronous SoC using ADPLL network

Abstract : This paper presents a novel architecture of on-chip clock generation employing a network of oscillators synchronized by the distributed all-digital PLLs (ADPLLs). The implemented prototype has 16 clocking domains operating synchronously in a frequency range of 1.1-2.4 GHz. The synchronization error between the neighboring clock domains is less than 60 ps. The fully digital architecture of the generation offers flexibility and efficient synchronization control suitable for use in synchronous SoCs.
Type de document :
Communication dans un congrès
Custom Integrated Circuits Conference (CICC), 2013 IEEE, Sep 2013, San Jose, CA, United States. IEEE, pp.1-4, 2013, 〈10.1109/CICC.2013.6658437〉
Liste complète des métadonnées

Littérature citée [9 références]  Voir  Masquer  Télécharger

http://hal.upmc.fr/hal-01053768
Contributeur : Chuan Shan <>
Soumis le : lundi 4 août 2014 - 18:11:22
Dernière modification le : vendredi 24 novembre 2017 - 15:37:59
Document(s) archivé(s) le : mardi 25 novembre 2014 - 23:22:33

Fichier

cicc2013_pll_network.pdf
Fichiers produits par l'(les) auteur(s)

Identifiants

Collections

Citation

Eldar Zianbetov, Dimitri Galayko, François Anceau, Mohammad Javidan, Chuan Shan, et al.. Distributed clock generator for synchronous SoC using ADPLL network. Custom Integrated Circuits Conference (CICC), 2013 IEEE, Sep 2013, San Jose, CA, United States. IEEE, pp.1-4, 2013, 〈10.1109/CICC.2013.6658437〉. 〈hal-01053768〉

Partager

Métriques

Consultations de la notice

546

Téléchargements de fichiers

299